如果工程师希望采用DDR5所提供的性能，那么就越来越有必要在系统中的所有关键点——芯片、封装和PCB——应用兼顾电源影响的信号完整性分析。这个分析水平会对底层计算平台提出巨大的要求，更不用说总设计时间了。
正如每个工程师在早期阶段都知道的那样，必须要遵守时钟沿设计。在数字领域，通过将全局和本地频率树的同步、压摆率和上升/下降时间都结合在一起，才能让产品“滴答”工作。利用时钟信号的上升沿和下降沿来增加数据吞吐量的概念——也就是所谓的双倍数据速率(DDR)——彻底改变了数字设计。
现在，DDR已被用于计算机系统的许多接口当中，其中之一与处理器与内存的接口方式有关。每种新的应用都要求突破该接口的极限。例如，人工智能(AI)、机器学习(ML)和数据挖掘等最新的应用，都在不断地对这些接口提出更严苛的要求。
最新版针对高带宽SDRAM的DDR接口DDR5，于2017年开始开发。2020年7月发布的JESD79-5 DDR5 SDRAM标准，比预期要晚，甚至更受人热切期待。
DDR5带来什么？
与DDR4相比，DDR5所承诺的主要功能是降低功耗和双倍带宽。这意味着带宽从3.2Gbps 增加到 6.4Gbps，时钟频率也相应地从1.6GHz 增加到3.2GHz。在降低功耗方面，则是通过将电源电压略微降低(0.1V)到1.1V来实现。
与之而来的是电源管理从主板到双列直插式内存模块(DIMM)的转变。DIMM的容量也从16Gb 增加到64Gb，从而也实现了更高容量的内存模块。通道数量的改变也对其进行了补充，每个DIMM从1个通道增加到2个通道，每个当中有40位数据通道，相比之下，DDR4中只有一个72位的数据通道。数据位的总数保持不变，但通过2个通道来传输该数据，会对时钟信号的生成和分配产生影响。这是为了提高信号完整性(SI)。
虽然较低的电源电压能降低功耗，但其也会使噪声容限变小，进而对设计造成影响。然而，DDR5还将电源管理IC(PMIC)从主板移到了模块上。这又一项重大变化，让电源管理、稳压和上电时序在物理上更接近模块上的内存器件。这也应该有助于改善电源完整性(PI)，并对PMIC的工作提供更多控制。
设计挑战：PI和SI
很明显，信号完整性已经在标准的开发过程中受到考虑，而将PMIC移转到模块上也应该带来其自身的优势。然而，设计人员仍需要考虑兼顾电源影响(power-aware)的信号完整性的整体影响。传统的工作流程会假设有一个理想的配电网络(PDN)，并且可能会忽略耦合信号及电源层和地层对整个PCB的整体信号完整性的影响。如果将电源完整性和信号完整性分开分析的话，则可能会遗漏兼顾电源影响的信号完整性问题。
来源：EDN电子技术设计